AMD Strix Halo芯片设计详解：下一代Zen 6小芯片互连技术与封装创新

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介绍 [0:00]

AMD正在彻底改造其小芯片架构，引入全新的芯片、封装和布局。这种新设计与众不同，甚至肉眼可见。视频将深入分析AMD的下一代小芯片架构，探讨芯片的变革、新的封装技术以及对未来3D V-Cache的重大影响。Strix Halo芯片被视为AMD未来技术的一次“试验”。

Strix Halo [0:44]

Strix Halo被认为是AMD的未来，因为它已经采用了AMD的下一代小芯片架构。它与AMD自2019年Zen 2问世以来未曾改变的当前小芯片设计截然不同，在外观上更接近英特尔的瓦片式设计，例如Arrow Lake和Lunar Lake。

Strix Halo芯片深度解析 [2:21]

芯片组成与尺寸 [2:21]

• Strix Halo由三个芯片组成，均采用台积电N4P工艺制造。
  • 两个CPU小芯片（CCDs），其中包含Zen 5 CPU核心。
  • 一个SoC芯片。
• Strix Halo SoC芯片的尺寸约为16 x 19.2毫米，总面积约307平方毫米，是Ryzen 9000 IO芯片（120平方毫米）的2.5倍以上。

内存系统 [2:45]

• Strix Halo拥有庞大的内存系统。
  • 芯片两侧各分布着四个32位LPDDR5X内存PHY，总共八个PHY，提供256位内存接口。
  • 内存控制器直接位于物理层旁边，每个32位PHY对应一个控制器。
  • 内存控制器旁是32MB的MALL缓存（Memory Attached Last Level），也称为Infinity Cache。
    • MALL缓存分为八个4MB的集群，两侧各有四个集群，设计对称。
• 单个内存侧可视为一个现代高端内存系统，Strix Halo拥有两个，这意味着其内存带宽是大多数竞争APU的两倍。
• 如此庞大的内存系统是为了支持芯片中央集成的一个更强大的GPU。

集成GPU (iGPU) [3:49]

• AMD在SoC芯片中集成了一个离散显卡级别的图形引擎，这部分芯片更应被称为图形芯片。
• iGPU总共有20个RDNA3.5工作组，分为两排，每排10个。
  • 一个工作组包含两个计算单元，因此Strix Halo总共有40个计算单元。
  • 40个计算单元比RX 7600 XT（32个计算单元）还要多，这种计算单元数量在APU中前所未有。
• 如此强大的GPU需要大量的内存带宽，解释了Strix Halo为何拥有如此宽的内存接口。
• 该iGPU是完整RDNA3.5实现，支持硬件光线追踪。其性能强大，可在平板电脑大小的系统上以中高设置60帧以上流畅运行《地狱潜者2》。

其他组件 [5:05]

• 工作组上方是光栅引擎、本地GPU缓存和其他杂项区域。
• 芯片中央是命令、控制和互连功能。
• 芯片左下方是神经网络处理单元（NPU），拥有32个基于赛灵思技术的XDNA核心。
• 右侧内存系统下方是两个媒体引擎和显示引擎。
• 芯片底部有16条PCI-Express 4.0通道，以及USB2、USB3和USB4接口。

下一代ZEN 6互连？ [5:37]

• SoC芯片顶部有两个特殊的矩形区域，里面充满了大量看起来像微型互连的结构，类似于Zen 5芯片中发现的TSV触点。
• 当放大观察包括CPU小芯片在内的整个芯片时，这些小芯片直接连接到SoC芯片的上述区域。
• 小芯片内部也包含相同的结构，这正是AMD的下一代芯片间互连技术，也是Zen 6的“DNA”。

Strix Halo对比Granite Ridge [6:34]

• CCD对比 [6:46]
  • Zen 5桌面CPU（Granite Ridge，用于Ryzen 9000系列）的CCD与Strix Halo的CCD有相似之处，也有不同之处。
  • Zen 5 CPU核心复合体，包括中央的32MB共享L3缓存，在两者中是相同的，核心数量也一样。
  • 但CCD下方的区域非常不同。部分电源管理和芯片控制逻辑为了适应新的互连而进行了调整。
• 互连区域差异 [7:14]
  • 桌面Zen 5 CCD上可以看到一排18个较大的逻辑块。
  • Strix Halo CCD上则有多个包含微小互连的行，差异非常显著。
• 尺寸差异 [7:33]
  • Granite Ridge CCD的裸片尺寸接近70平方毫米。
  • Strix Halo CCD略小，约为67平方毫米。这表明Strix Halo使用了不同的芯片设计，需要新的流片。

SerDes与封装上的Infinity Fabric [7:48]

• SerDes工作原理 [7:52]
  • Granite Ridge CCD上的18个逻辑块被称为SerDes（串行器/解串器）。
  • SerDes将来自CCD的并行信号转换为串行信号，并通过封装基板上的铜线高速互连发送到IO芯片。
  • IO芯片有相应的SerDes接收并解串信号。反之亦然。
  • SerDes几乎用于所有跨芯片边界的通信，例如PCI-Express。
• 物理层与数据协议 [9:51]
  • SerDes是物理层（PHY）的一部分，负责将数字数据转换为实际的电信号。
  • 互连还有数据协议，规定数据的传输内容、时间与方式。
  • 可以把物理层比作高速公路，数据协议比作行驶的汽车。同一物理互连可以运行不同的协议，同一协议也可以运行在不同的物理互连上。
• AMD的封装上Infinity Fabric（自Zen 2开始使用，Zen 5仍在用）使用与PCI-Express相关的SerDes，并运行Infinity Fabric协议。

GMI-wide与GMI-narrow [11:14]

• GMI链接 [11:18]
  • 一个CCD实际上有两个独立的Infinity Fabric链接，每个链接包含8个宽的串行互连和一个奇偶校验位，总共9个逻辑块。
  • AMD将这些链接称为GMI（Global Memory Interconnect）。
• GMI变体与带宽 [11:47]
  • GMI-wide使用两个链接，专用于AMD的EPYC服务器CPU。
  • GMI-narrow只使用单个链接，用于Ryzen消费级CPU。
    • 这意味着在Ryzen处理器上，一个CCD上的其中一个Infinity Fabric链接总是未被使用。
    • IO芯片也只有两个Infinity Fabric链接，因为即使是双CCD的Ryzen 9 9950X，GMI-narrow也只够用。
  • 单CCD Ryzen CPU的内存写入带宽略低于双CCD CPU，因为单个GMI-narrow链接不足以完全利用IO芯片提供的内存带宽。
• 带宽计算 [12:40]
  • GMI-narrow链接是8位宽（9个逻辑块减去1个奇偶校验位）。
  • AMD的Infinity Fabric on Package协议支持每个周期32字节读取和16字节写入操作。
  • 在1800 MHz时（对应AM4系统上的DDR4-3600），理论读带宽为57.6 GB/s，写带宽为28.8 GB/s。双CCD可翻倍。
  • 通过AIDA64内存测试验证，单CCD Ryzen 5800X3D的写入带宽确实被限制在28.8 GB/s。
• 提高Infinity Fabric时钟速度会增加CCD和IO芯片之间的带宽。在Ryzen上，Infinity Fabric时钟与内存时钟绑定，因此更快的内存也意味着更快的芯片间互连。

下一代扇出芯片间互连/台积电InFO-oS [13:48]

新互连的物理实现 [14:06]

• SerDes的限制 [14:06]
  • 随着新工艺节点的进步，芯片尺寸不断缩小。但SerDes（结合数字和模拟系统）尺寸难以按比例缩小。
  • Strix Halo上的多排微小互连不可能是SerDes，因为它们太小且数量太多。
• AMD的“扇出”互连 [14:41]
  • Strix Halo中，AMD放弃了SerDes，转向了所谓的“扇出”互连，AMD也将其形象地描述为“线海”。
  • 扇出互连直接使用大量导线连接两个芯片，无需串行转换。
  • 为了最大化互连面积和导线数量，导线会“扇出”超出芯片边界，并分布在多个层中，形成复杂的3D扇出结构。
• 台积电InFO_oS技术 [15:49]
  • AMD几乎肯定使用了台积电的InFO_oS（集成扇出基板上）技术。
  • 这是一种先进的封装形式，使用再分布层（RDL），而不是硅中介层。
  • RDL由多层铜（传输电信号）和聚合物介电材料（隔离信号）组成。
• InFO_oS封装结构 [16:26]
  • Strix Halo的芯片（SoC芯片和两个CCDs）直接放置在这个有机RDL中介层之上。
  • RDL包含从CCD到SoC芯片的数百个微小互连。
  • 俯视图显示RDL互连的多层结构和“扇出”方式，中心区域导线密集，互连密度极高。
  • 横截面图展示了封装的每一层：底部是基板，上方是C4凸点，然后是有机RDL中介层，最上面是芯片。
  • RDL中的导线比基板内部的互连小得多，实现了更高的互连密度。
  • 由于导线数量巨大，AMD可以直接将CCD的内部数据结构延续到SoC芯片，无需信号转换，因此不需要SerDes。这使得两个芯片仿佛共享同一硅片。

新型互连的优势 [18:14]

1. 能效 [18:19]
   • 使用SerDes和高速串行互连需要大量功耗，因为数据需要进行并行到串行和串行到并行的转换，且串行互连需要高时钟速度来弥补数据传输量不足。
   • Zen 2引入的封装上Infinity Fabric互连每比特消耗约2皮焦耳。
   • 虽然AMD新设计的具体数据未知，但扇出互连的能效可能高出几个数量级（例如0.2 pJ/b），传输数据所需的能量大大减少。
   • 这也是Strix Halo作为移动APU是完美试验芯片的原因，因为能效在移动设备上最为重要。
2. 延迟 [19:05]
   • SerDes在信号转换过程中会增加延迟。
   • 扇出互连直接延续数据结构，几乎没有延迟惩罚。它是一种无状态互连，无需休眠、唤醒或切换电源状态，直接发送数据，中间没有停顿。
3. 带宽 [19:33]
   • 扇出互连可以提供大量带宽，但这并非其主要优势，因为基于SerDes的互连在高频率下也能实现非常高的带宽。
   • AMD表示新互连支持每个周期32字节的读写操作，但具体的互连数量和时钟速度未知。
   • 在ROG Flow Z13上运行测试，即使在后台运行游戏，Strix Halo的写入带宽也能超过200 GB/s，远高于Ryzen 9 9950X，表明互连带宽更高。

新型互连的劣势 [20:29]

• 成本与复杂性 [20:34]
  • 这是一种更复杂的实现方式，需要有机中介层和先进封装技术来构建微观互连。
  • 采用台积电InFO_oS的成本肯定高于之前的封装上Infinity Fabric解决方案。
• 布局灵活性 [20:50]
  • 布局灵活性较低。旧的Infinity Fabric允许AMD随意放置小芯片，SerDes互连支持更长的芯片间距离。
  • 新的扇出互连要求小芯片紧密相邻，芯片的“海岸线”变成了有限的资源。

下一代3D V-Cache [21:11]

• Zen 3和Zen 4将X3D缓存小芯片放置在CCD顶部。
• 最新的Zen 5 CPU（如9800X3D）将3D V-Cache放置在CCD下方，以改善CPU核心的散热。
• 新的有机中介层改变了这一切。
  • 通过RDL路由数百个微小的扇出互连已经增加了封装的复杂性。
  • 如果还要将这些互连穿过基于硅的3D V-Cache小芯片，其复杂程度会更高。
• 因此，Zen 6的3D V-Cache很可能回归到CCD顶部，这将是一种讽刺性的回归。

从ZEN 2到ZEN 6 [22:05]

• Zen 2对AMD来说是巨大的成功，不仅带来了出色的CPU架构，还推动了AMD转向台积电，并引入了标志性的封装上Infinity Fabric互连，为AMD今天的成就奠定了基础。
• 然而，现在是时候迎接新的技术了。台积电的InFO_oS封装技术为AMD提供了完美的替代方案。
• 扇出互连在降低芯片间数据传输成本的同时，也降低了延迟。
• 淘汰基于SerDes的互连只是时间问题，因为其优势（更高的能效、更低的延迟）明显大于复杂性和成本的增加。竞争对手已经迈出了这一步，这也反衬出最初Zen 2设计的卓越，因为它在2025年依然具有竞争力。
• 移动和服务器产品将从这项新技术中受益最大：移动设备因为每瓦特功耗都至关重要，服务器则因为多个小芯片的节能效果显著累积。在桌面平台，主要优势将是延迟的降低。
• Strix Halo不仅仅是AMD的一次试验，更是通向未来的道路，它完美地展示了新互连的优势。在如此高效的移动APU中拥有如此强大的性能，令人难以置信。